欢迎来到Doc100.Net免费学习资源知识分享平台!
您的位置:首页 > 程序异常 >

这个verilog程序如何不能输出x

更新时间: 2014-01-05 03:09:07 责任编辑: Author_N1

 

这个verilog程序怎么不能输出x
这个程序,我仿真时给的输入从65开始依次加一,可是输出不是x,而是按照输入为1开始依次加一的输出,就是输出为0,,1,16,15.......这是怎么回事啊
module CBP_INTER_table(clk,value,CBP_INTER);
input clk;
input [7:0] value;
output [7:0] CBP_INTER;

reg [7:0] CBP_INTER;

always @(posedge clk)
begin
case(value)
8'd1:
CBP_INTER <= 0;
8'd2:
CBP_INTER <= 19;
8'd3:
CBP_INTER <= 16;
    8'd4:
        CBP_INTER <= 15;
    8'd5: 
        CBP_INTER <= 18;
    8'd6: 
        CBP_INTER <= 11;
    8'd7: 
CBP_INTER <= 31;
    8'd8: 
CBP_INTER <= 13;
    8'd9: 
CBP_INTER <= 17;
    8'd10: 
CBP_INTER <= 30;
    8'd11: 
CBP_INTER <= 12;
    8'd12: 
CBP_INTER <= 9;
    8'd13: 
CBP_INTER <= 10;
    8'd14: 
CBP_INTER <= 7;
    8'd15: 
CBP_INTER <= 8;
    8'd16: 
CBP_INTER <= 1;
    8'd17: 
CBP_INTER <= 4;
    8'd18: 
CBP_INTER <= 42;
    8'd19: 
CBP_INTER <= 38;
    8'd20: 
CBP_INTER <= 27;
    8'd21: 
CBP_INTER <= 39;
    8'd22: 
CBP_INTER <= 33;
    8'd23: 
CBP_INTER <= 59;
    8'd24: 
CBP_INTER <= 26;
    8'd25: 
CBP_INTER <= 40;
    8'd26: 
CBP_INTER <= 58;
    8'd27: 
CBP_INTER <= 35;
    8'd28: 
CBP_INTER <= 25;
    8'd29: 
CBP_INTER <= 29;
    8'd30: 
CBP_INTER <= 24;
    8'd31: 
CBP_INTER <= 28;
8'd32: 
CBP_INTER <= 3;
    8'd33: 
CBP_INTER <= 5;
    8'd34: 
CBP_INTER <= 51;
    8'd35: 
CBP_INTER <= 52;
    8'd36: 
CBP_INTER <= 37;
    8'd37: 
CBP_INTER <= 50;
    8'd38: 
CBP_INTER <= 43;
    8'd39: 
CBP_INTER <= 63;
    8'd40: 
CBP_INTER <= 44;
    8'd41: 
CBP_INTER <= 53;
    8'd42: 
CBP_INTER <= 62;
    8'd43: 
CBP_INTER <= 48;
上一篇:上一篇
下一篇:下一篇

 

随机推荐程序问答结果

 

 

如对文章有任何疑问请提交到问题反馈,或者您对内容不满意,请您反馈给我们DOC100.NET论坛发贴求解。
DOC100.NET资源网,机器学习分类整理更新日期::2014-01-05 03:09:07
如需转载,请注明文章出处和来源网址:http://www.doc100.net/bugs/t/18933/
本文WWW.DOC100.NET DOC100.NET版权所有。